計數(shù)器電路是常見的一種數(shù)字電路，有著極為廣泛的應(yīng)用，可以作為電路最基本時鐘的信號輸入，可以以此為基礎(chǔ)配合拓展其它的信號，也可以配合其它電路一起使用，計數(shù)器電路還可用于電路的測試等。本文主要針對基于VHDL的可逆計數(shù)器的設(shè)計與實現(xiàn)進行了一些研究，文章是一篇工業(yè)設(shè)計論文發(fā)表范文。

 　　摘要： 計數(shù)器作為一種數(shù)據(jù)采集設(shè)備，是各領(lǐng)域測量系統(tǒng)的重要組成部分，它在時鐘、定時器、分頻電路、狀態(tài)機等應(yīng)用中都有應(yīng)用。針對傳統(tǒng)計數(shù)器功能單一，電路復(fù)雜、調(diào)試?yán)щy，設(shè)備升級、維護成本高的缺點，研究開發(fā)了一種基于VHDL的同步二進制可逆計數(shù)器，可實現(xiàn)可逆計數(shù)，并且可以靈活的調(diào)整計數(shù)器的位數(shù);并通過實驗測試驗證了該設(shè)計的可行性及準(zhǔn)確性，也為使用VHDL設(shè)計其他的器件提供了參考和依據(jù)。

　　Abstract： As a kind of data acquisition equipment， counter is an important part of the measurement system in every field. It is used in the clock， timer， frequency division circuit， state machine and other applications. Aimed at the shortcomings of traditional counter， such as the single function， complex circuit， difficult debugging， high cost of the equipment upgrades and maintenance， a kind of binary reversible synchronous counter based on VHDL is developeded. It can realize reversible counting and can flexibly adjust the counter digits. The feasibility and accuracy of the design is verified by the experimental tests. It also provides the reference and basis for the design of other device by using VHDL.

　　關(guān)鍵詞： VHDL,可逆,FPGA,計數(shù)器

　　Key words： VHDL;reversible;FPGA;counter

　　中圖分類號：TN47 文獻標(biāo)識碼：A 文章編號：1006-4311(2016)04-0093-02

　　0 引言

　　可逆計數(shù)器可以執(zhí)行加法計數(shù)，也可以進行減法計數(shù)，它拓展了計數(shù)器的使用范圍，可作為整機配套器件使用，用來產(chǎn)生更多用途的信號。

　　傳統(tǒng)計數(shù)器功能單一，電路復(fù)雜、調(diào)試比較困難，一旦結(jié)構(gòu)確定，就很難更改，設(shè)備升級難度大、維護成本比較高，針對這些問題本文研究開發(fā)了一種基于VHDL的同步二進制可逆計數(shù)器，可實現(xiàn)可逆計數(shù)，并且可以通過修改程序的方法，靈活的調(diào)整計數(shù)器的位數(shù);并通過實驗測試驗證了該設(shè)計的可行性及準(zhǔn)確性，也為使用VHDL設(shè)計其他的器件提供了參考和依據(jù)。

　　1 設(shè)計思路

　　計數(shù)器是時序應(yīng)用電路中十分普遍的應(yīng)用部件[3]，例如，時鐘、定時器、分頻電路、狀態(tài)機等應(yīng)用設(shè)計都能看到計數(shù)器的蹤跡。計數(shù)器的原理是：每次時鐘脈沖信號為上升沿或下降沿時，計數(shù)器就會將計數(shù)值加1或減1。

　　針對計數(shù)器的原理，可以設(shè)計出可逆計數(shù)器的真值表。要實現(xiàn)二進制計數(shù)的可逆計數(shù)，必須設(shè)置可逆計數(shù)的信號端子，在文中設(shè)置的可逆計數(shù)端子名稱為updn，當(dāng)清零信號無效且置數(shù)信號無效時，時鐘信號上升沿到來時，當(dāng)updn=1為加法計數(shù)，當(dāng)updn=0為減法計數(shù)。當(dāng)時鐘下降沿到來時，保持原來的狀態(tài)不變。

　　2 基于VHDL的電路設(shè)計與實現(xiàn)

　　2.1 芯片的選擇

　　設(shè)計選用了Altera公司的Cyclone Ⅱ系列FPGA(現(xiàn)場可編程門陣列)芯片EP2C20F484C7，F(xiàn)PGA器件具有下列優(yōu)點：高密度、高速率、系列化、標(biāo)準(zhǔn)化、小型化、多功能、低功耗、低成本、設(shè)計靈活方便，可無限次反復(fù)編程，并且可現(xiàn)場模擬調(diào)試驗證。使用FPGA器件，一般可在幾天到幾周內(nèi)完成一個電子系統(tǒng)的設(shè)計和制作[4]，可以縮短研制周期，達(dá)到快速上市和進一步降低成本的要求。

　　2.2 硬件描述語言的實現(xiàn)

　　芯片一旦選定，就可以使用硬件語言設(shè)計計數(shù)器了。同步可逆二進制計數(shù)器的設(shè)計思路是：每次時鐘脈沖信號為上升沿時，計數(shù)器就會將計數(shù)值加1或減1。一個N位的計數(shù)器其計數(shù)范圍是2N，即0～2N-1。下面是使用VHDL語言設(shè)計一個四位的二進制可逆計數(shù)器。在QuantusⅡ平臺中可以采用文本輸入、原理圖輸入、波形輸入等多種輸入方式進行文件的輸入。本文首先在軟件中建立一個名為test31的工程，然后采用文本輸入的方式，在QuantusⅡ9.0軟件中輸入以下VHDL代碼，進行可逆計數(shù)器的設(shè)計描述，保存為test31.vhd的形式。通過對其進行編譯及仿真驗證可以驗證其正確性。

　　二進制可逆計數(shù)器的VHDL代碼如下：

　　LIBRARY IEEE;

　　USE ieee.std_logic_1164.ALL;

　　USE ieee.std_logic_unsigned.ALL;

　　ENTITY test31 IS ----建立一個實體描述可逆計數(shù)器的輸入輸出端子

　　PORT(clk，clr，s，en，updn：IN std_logic;

　　d：in std_logic_VECTOR(3 DOWNTO 0); 　　co：OUT std_logic;

　　q：buffer std_logic_VECTOR(3 DOWNTO 0));

　　END test31;

　　ARCHITECTURE one OF test31 IS

　　BEGIN

　　PROCESS(clk，clr)

　　BEGIN

　　if clr='1' then q<="0000";co<='0';

　　elsif clk'event and clk='1' then

　　if s='1' then q<=d;

　　elsif en='1' then

　　if updn='1' then

　　if q="1111" then q<="0000";co<='1';

　　else q<=q+1;co<='0';

　　end if;

　　elsif updn='0' then

　　if q="0000" then q<="1111";co<='1';

　　else q<=q-1;co<='0';

　　end if;

　　end if;

　　end if;

　　end if;

　　END PROCESS;

　　END ARCHITECTURE one ;

　　2.3 仿真驗證

　　以上述的test.vhd為基礎(chǔ)，建立波形仿真文件，就可以驗證其功能是否實現(xiàn)。設(shè)置仿真結(jié)束時間為1μs，CLK的周期為10ns，二進制可逆計數(shù)器的功能仿真輸出波形如圖1所示。

　　由圖1可以看出，當(dāng)clr信號有效時，輸出q和co為零;當(dāng)clr無效時，計數(shù)器正常工作。當(dāng)置數(shù)信號s有效為1時，計數(shù)器的輸入信號d有效，從d的輸入數(shù)值開始計數(shù)，圖中的輸入數(shù)值為5，即0101，此時可以看出updn信號為1，即做加計數(shù)，每來一個時鐘上升沿，加1直到15即1111為止，此時產(chǎn)生進位信號co=1。當(dāng)updn為0時，開始減法計數(shù)直到減到0為止。從以上的分析可以看出用VHDL設(shè)計的可逆計數(shù)器很好地實現(xiàn)了可逆計數(shù)的功能，同時在功能擴展方面也非常的方便，把外部計數(shù)的端子接到d端子上，就可以實現(xiàn)任意場合的計數(shù)，把在程序中位數(shù)修改，就可以實現(xiàn)任意數(shù)值的計數(shù)。

　　3 編程與FPGA下載驗證

　　在仿真驗證結(jié)束后，就可以對編寫的VHDL代碼進行硬件的編程及下載驗證。本文采用的是ALTERA公司的DE1開發(fā)板的CycloneⅡ EP2C20F484C7 FPGA芯片進行了硬件實現(xiàn)。DE1平臺上內(nèi)嵌了USB Blaster下載組件，可以通過一條USB連接線與電腦相連，并且通過兩種模式配置FPGA[5]：一種是JTAG模式，通過USB Blaster直接配置FPGA，但掉電后FPGA中的配置內(nèi)容會丟失，再次上電需要用電腦對FPGA重新配置;另一種模式是在AS模式下，通過USB Blaster對DE1平臺上的串行配置器件EPCS16進行編程，平臺上電后，EPCS16自動配置FPGA。

　　文中采用的是JTAG的模式進行FPGA配置。在進行器件的選擇時選擇CycloneⅡ系列中的芯片 EP2C20F484C7 型號;pin腳選擇時，輸入端口分配的是開發(fā)板上的撥碼開關(guān)，以便方便設(shè)置輸入的高低電位;輸入端口CLK分配一個時鐘信后端口，由于平臺自帶的時鐘信號頻率都較高，分別為24MHz，50MHz，27MHz，所以為了方便觀察輸出結(jié)構(gòu)，需要在原程序的基礎(chǔ)上再加一段分頻器程序，使頻率降低以便觀察結(jié)果;輸出端口co分配一個紅色LED燈LEDR0的pin腳;為了觀測計數(shù)器輸出的數(shù)值，需要再加一段數(shù)碼顯示的程序。在編程器中，單擊start按鈕，開始編程，編程結(jié)束之后，觀察DE1板上數(shù)碼管的數(shù)據(jù)，可以看出其很好的實現(xiàn)了可逆計數(shù)。

　　4 結(jié)束語

　　本文利用QuantusⅡ軟件平臺，使用VHDL硬件描述語言結(jié)合FPGA芯片來設(shè)計二進制同步可逆計數(shù)器，方便快捷，簡單有效，易于實現(xiàn)，電路擴展性強，修改方便。QuantusⅡ軟件交互性強，易于使用，DE1平臺作為一個非常完善的FPGA設(shè)計平臺，具有強大的功能特性，能夠設(shè)計多款電路系統(tǒng)，拓展性強，其在電子系統(tǒng)的設(shè)計和實現(xiàn)中占據(jù)著越來越重要的地位。

　　參考文獻：

　　[1]張寅，趙剡，秦超.基于FPGA的通用可逆計數(shù)器的設(shè)計及實現(xiàn)[J].計量與測試技術(shù)，2010，37(12).

　　[2]王永軍，李景華.數(shù)字邏輯與數(shù)字系統(tǒng)[M].北京：電子工業(yè)出版社，2005.

　　[3]李秀霞，李興保，王心水.電子系統(tǒng)EDA設(shè)計實訓(xùn)[M].北京航空航天大學(xué)出版社，2011.

　　[4]樊昌信，曹麗娜.通信原理[M].六版.北京：國防工業(yè)出版社，2008.

　　[5]潘松，黃繼業(yè).EDA技術(shù)實用教程[M].二版.北京：科學(xué)出版社，2005.

　　工業(yè)設(shè)計論文發(fā)表期刊推薦《山東科技大學(xué)學(xué)報》為自然科學(xué)、工程技術(shù)綜合性理論刊物，以促進科學(xué)技術(shù)發(fā)展，培育科技人才、服務(wù)于兩個文明建設(shè)為辦刊宗旨。創(chuàng)刊20多年來，取得了良好的社會效益和經(jīng)濟效益，多次獲獎，并被國內(nèi)外10個重要檢索系統(tǒng)和數(shù)據(jù)庫收錄。《山東礦業(yè)學(xué)院學(xué)報》現(xiàn)用刊名《山東科技大學(xué)學(xué)報(自然科學(xué)版)》。