電子軟件工程師主要分析、設(shè)計電路圖，制作PCB，以及用電腦作為輔助設(shè)計工具進(jìn)行工作。本文是發(fā)表在國家級電子期刊《電源技術(shù)應(yīng)用》 上的一篇范文：淺析CCD驅(qū)動電路的相關(guān)理論及設(shè)計。

　　摘要：本文就CCD驅(qū)動電路的相關(guān)理論及設(shè)計進(jìn)行了簡單的分析，以供大家參考。

　　關(guān)鍵詞：CCD,電路,方法

　　CCD器件工作的主要過程是被測對象的光信息通過光學(xué)系統(tǒng)后，在CCD器件的光敏面上形成光學(xué)圖像信息，CCD器件把這種光信息轉(zhuǎn)換成與光強成比例的電荷，并用一定頻率的時鐘脈沖驅(qū)動進(jìn)行移位傳送，在CCD的輸出端獲得被測對象的視頻信號。這是一模擬信號，且輸出的時序?qū)��?yīng)著CCD光敏元位置的排列順序，而信號的電壓幅度對應(yīng)著光敏元所接收到的光強的強弱，因而可以說，CCD輸出的視頻信號，包含著光強度信息和位置信息。對這一包含位置和光強信息的信號進(jìn)行采集并轉(zhuǎn)換成數(shù)字信息送入到微處理器中進(jìn)行處理。這一部分主要包括有CCD的驅(qū)動電路、輸出視頻信號的處理及采集電路等。本文筆者主要介紹的是CCD的驅(qū)動電路相關(guān)問題。

　　一、線陣CCD時序脈沖電路產(chǎn)生的方法

　　對于不同的特性的CCD其驅(qū)動時序不盡相同，從已發(fā)表的研究成果看，設(shè)計CCD驅(qū)動時序的方法有以下幾種：通用數(shù)字電路驅(qū)動方法、EPROM驅(qū)動方法、單片機驅(qū)動方法、專用IC驅(qū)動方法等。

　　1.通用數(shù)字電路驅(qū)動方法

　　這種方法是用數(shù)字門電路和時序電路等直接搭成CCD時序驅(qū)動電路，通過硬件電路來實現(xiàn)對CCD的驅(qū)動。它一般由主振、計數(shù)器、分頻器、觸發(fā)器和驅(qū)動器等中等規(guī)模集成芯片構(gòu)成。CCD芯片的早期產(chǎn)品，由于需要復(fù)雜的三相或四相交疊脈沖，一般整個驅(qū)動電路需要20個左右芯片，存在體積較大、功耗大、成本高、設(shè)計復(fù)雜、開發(fā)周期長、故障率高、電路不夠靈活等缺點，因此它不能得到廣泛的應(yīng)用。

　　2.EPROM驅(qū)動方法

　　在CCD的一個積分周期中含有多個(一般以千計)移位時鐘。在一個移位時鐘中各路信號在不同的時刻發(fā)生變化，設(shè)計者將移位時鐘周期劃分成若干個等時間間隔，稱為狀態(tài)，時鐘波形電平變化發(fā)生在一定狀態(tài)變化時刻，這樣一行就被分為上萬個狀態(tài)，各路信號或1或0，構(gòu)成一個狀態(tài)數(shù)據(jù)，依次裝到可擦除可編程只讀存儲器EPROM中，只要等時間間隔地依次輸出這些數(shù)據(jù)就形成了CCD所需要的各路波形。

　　這種驅(qū)動電路一般由EPROM、地址發(fā)生器(異步計數(shù)器)、地址信號同步電路(鎖存器)和強制復(fù)位電路組成。顯然這種電路的硬件依然比較復(fù)雜，同樣具有體積大、功耗大、成本高、設(shè)計復(fù)雜等缺點。但是，這種方法的最大優(yōu)點是對任何型號的CCD來說，其硬件結(jié)構(gòu)幾乎不需要變化，故應(yīng)用比較靈活。

　　3.單片機驅(qū)動方法

　　由于絕大多數(shù)CCD應(yīng)用系統(tǒng)都含有單片機，這使有關(guān)CCD應(yīng)用系統(tǒng)開發(fā)者十分自然地考慮到使用單片機的并行輸出端輸出所需的驅(qū)動脈沖信號，再經(jīng)驅(qū)動芯片接到CCD對應(yīng)管腳上。這一方案與EPROM方案有些相似，EPROM方案每改變地址就輸出新的狀態(tài)數(shù)據(jù)，而此方案是用單片機的輸出指令改變輸出數(shù)據(jù)。

　　單片機產(chǎn)生的CCD驅(qū)動時序的方法主要是依靠程序編程直接輸出驅(qū)動時序信號。由于時序是由程序指令間的延遲產(chǎn)生，因此這種方法在驅(qū)動過程中要占用全部CPU時間，而且為了時序的嚴(yán)密一般在驅(qū)動過程中都禁止中斷響應(yīng)。

　　這種驅(qū)動時序產(chǎn)生方法的特點是調(diào)節(jié)時序靈活、編程簡單，但由于受到單片機的時鐘頻率的限制，產(chǎn)生的頻率受到很大限制使其不能應(yīng)用于高速領(lǐng)域。例如假定使用單片機機器周期為1μs，且假定一個移位周期含8個狀態(tài)，那么即使是全部采用單機器周期改變口輸出數(shù)據(jù)，移位脈沖頻率也只能達(dá)到125KHz。

　　這種方法對于CCD的一些簡單應(yīng)用系統(tǒng)可能是適合的。但是，在復(fù)雜些的應(yīng)用系統(tǒng)中采用單片機來形成驅(qū)動波形不堪重負(fù)，其執(zhí)行的指令大部分是用于產(chǎn)生這些驅(qū)動波形，只在兩行間過渡段對各路輸出凍結(jié)一段時間，才能分時對CCD視頻輸出進(jìn)行處理等工作。

　　4.專用IC驅(qū)動方法

　　這種方法就是利用專用IC來產(chǎn)生時序。由于這種電路是專門為驅(qū)動CCD而設(shè)計，所以集成度高、功能強、使用方便。在對攝像等視頻領(lǐng)域應(yīng)用的CCD、或是功能強大的面陣CCD進(jìn)行驅(qū)動時，使用這種驅(qū)動方法是首選。

　　大多數(shù)CCD生產(chǎn)廠家也都有生產(chǎn)相應(yīng)的專用驅(qū)動IC，在應(yīng)用中利用這些專用驅(qū)動IC構(gòu)成標(biāo)準(zhǔn)的CCD驅(qū)動電路通常都會獲得滿意的結(jié)果。然而，對于一些特定的應(yīng)用場合，如用于工業(yè)測量時這種方法又顯得過于保守，靈活性不好。

　　以往采用的大多是由普通數(shù)字芯片設(shè)計的驅(qū)動電路，為了克服上述幾種方法的缺點，本課題應(yīng)用了FPGA技術(shù)來完成驅(qū)動時序電路設(shè)計，它具有以上方法無法比擬的優(yōu)越性。

　　二、 FPGA技術(shù)的特點

　　1. 現(xiàn)場可編程門陣列(FPGA)概述

　　FPGA是英文Field-Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列[24]，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。

　　FPGA采用了邏輯單元陣列LCA(Logic Cell Array)這樣一個新概念，內(nèi)部包括可配置邏輯模塊CLB(Configurable Logic Block)、輸出輸入模塊IOB(Input Output Block)和內(nèi)部連線(Interconnect)三個部分。FPGA的基本特點主要有：

　　1)采用FPGA設(shè)計ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。

　　2)FPGA可做其它全定制或半定制ASIC電路的中試樣片。

　　3)FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳。

　　4)FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。

　　5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。

　　可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。

　　FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。

　　加電時，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。

　　2.Quartus II的設(shè)計流程

　　Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL(Altera Hardware Description Language)等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。

　　Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。

　　Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。對第三方EDA工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三放EDA工具。

　　此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實現(xiàn)各種DSP應(yīng)用系統(tǒng);支持Altera的片上可編程系統(tǒng)(SOPC)開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。如圖1.1所示為Quartus II軟件一般的設(shè)計流程。

　　三、 TCD1206的時序脈沖驅(qū)動電路設(shè)計

　　1.驅(qū)動電路的設(shè)計原則

　　首先通過查閱器件手冊，根據(jù)數(shù)據(jù)速率的要求確定CCD像元信號的輸出速率öDC頻率值，由它可以得到每個像元信號的讀出周期TDC=1/öDC。öDC是像元信號輸出控制脈沖，復(fù)位一次，輸出一個信號。

　　積分控制脈沖SH的一個周期包含有CCD器件上所有光敏元區(qū)n1、兩端設(shè)置的黑白電平參考區(qū)n2、隔離區(qū)n3和過渡區(qū)n4的所有MOS單元轉(zhuǎn)移所需要的時鐘周期。則積分控制脈沖一次掃描中共包含有n個時鐘周期。

　　n=n1+n2+n3+n4 (1.1)

　　由此可以算出每次光積分所需要的最短時間為

　　TSH=n×TDC (1.2)

　　CCD光積分控制脈沖?SH的最高頻率為

　　SH=1/TSH=öDC/n (1.3)

　　SH是一個正極性脈沖，在光積分控制脈沖中SH=“1”的時間為信號電荷的并行轉(zhuǎn)移時間，SH =“0”的時間為光積分時間。光積分時間應(yīng)遠(yuǎn)大于轉(zhuǎn)移時間，才能使柵極下的勢阱中儲存足夠多的電荷信息。從器件手冊上查出選定的CCD是單溝道線型結(jié)構(gòu)還是雙溝道線型結(jié)構(gòu)。對于單溝道結(jié)構(gòu)，öT的頻率就等于öDC，對于雙溝道線性結(jié)構(gòu)，對öDC進(jìn)行二分頻就得到öT的頻率。對于CCD是采用二相、三相或四相等不同相數(shù)驅(qū)動脈沖工作，針對具體器件做其轉(zhuǎn)移脈沖的設(shè)計。在確定了öDC、 SH 、öT的頻率和特征之后，就可以根據(jù)它們之間的時序關(guān)系設(shè)計出硬件邏輯框圖。

　　2.TCD1206工作參數(shù)的設(shè)計

　　本系統(tǒng)選用TOSHIBA公司的TCD1206 型電路作為傳感器。該器件具有優(yōu)良的光電特性, 有2160 個像元, 其驅(qū)動信號的時序如圖1.2所示。

　　由TCD1206 的時序圖可以看出, TCD1206 采用二相驅(qū)動脈沖工作, 時序脈沖驅(qū)動電路提供4 路工作脈沖, 即光積分脈沖SH, 電荷轉(zhuǎn)移脈沖Φ1、Φ2, 輸出復(fù)位脈沖RS。系統(tǒng)提供的主時鐘頻率CLK 為50 MHz, 設(shè)定數(shù)據(jù)輸出頻率為1 MHz。TCD1206 的典型最佳工作頻率為1 MHz, 該器件具有2160 位有效像元, 正常工作時要有52 個虛設(shè)單元輸出(DUMMY OUTPUTS) 信號 (含暗電流信號)。因為該器件是二列并行傳輸, 所以在一個周期內(nèi)至少要有1106 ( 2212/2=1106) 個Φ1 脈沖, 即TSH>1106TΦ1。另外, 由時序圖可以看出, 當(dāng)SH 信號為高電平期間, CCD 積累的信號電荷包通過轉(zhuǎn)移柵進(jìn)入移位寄存器, 移位脈沖Φ1、Φ2 要求保持一個高和低的電平狀態(tài)。由于該器件是兩相驅(qū)動方式可以確定兩路電荷轉(zhuǎn)移脈沖Φ1和Φ2它們的頻率均是0.5MHz相位相差180o在確定了SH、Φ1、Φ2和RS的參數(shù)之后可以根據(jù)它們之間的時序關(guān)系設(shè)計出硬件邏輯框圖如圖1.4所示各路脈沖的技術(shù)指標(biāo)如下：

　　RS=1MHz占空比為1:3，方波;

　　Φ1=Φ2=0.5MHz占空比為1:1，方波Φ1、Φ2在并行轉(zhuǎn)移時有一個大于SH=1持續(xù)時間的寬脈沖。

　　3. TCD1206脈沖產(chǎn)生電路設(shè)計

　　(1)復(fù)位脈沖RS的產(chǎn)生 RS是使輸出浮置二極管復(fù)位的復(fù)位管控制脈沖，每復(fù)位一次，輸出一個像素的信號。系統(tǒng)提供的主時鐘CLK為50MHz，經(jīng)前面分析要求復(fù)位脈沖頻率為1MHz，脈沖占空比為1:3。

　　(2)兩個交疊轉(zhuǎn)移脈沖Φ1、Φ2的產(chǎn)生 兩相交疊柵雙溝道線陣TCD1206是在兩相交疊轉(zhuǎn)移脈沖Φ1、Φ2的驅(qū)動下，信號電荷包一位一位地轉(zhuǎn)移，可見兩相交疊轉(zhuǎn)移脈沖的產(chǎn)生非常重要。

　　脈沖頻率為RS的1/2，即0.5MHz。同時為了避免MOS電容中的信號電荷包向上下兩列模擬移位寄存器的電極Φ1、Φ2轉(zhuǎn)移不完全的情況，要求Φ1、Φ2在并行轉(zhuǎn)移時有一個大于SH=1持續(xù)時間的寬脈沖。

　　(3)轉(zhuǎn)移脈沖SH的產(chǎn)生 SH是使MOS電容中的信號電荷轉(zhuǎn)移到模擬移位寄存器中的轉(zhuǎn)移柵控制脈沖，也稱為光積分脈沖。周期大于1106×1/0.5μs，同時要求SH=1的時間應(yīng)小于Φ1的寬脈沖。

　　綜上所述，TCD1206脈沖產(chǎn)生電路由verilog HDL語言描述，程序代碼如下：

　　module ccddr(clk,rst,sh,k1,k2,CLK_RS);

　　input clk,rst;

　　output sh;

　　output k1,k2;

　　output CLK_RS;

　　reg sh;

　　reg k1;

　　reg [12:0] e_count;

　　reg clk_odd40;

　　reg clk_odd10;

　　reg[5:0] count40;

　　reg[8:0] count10;

　　reg[2:0] R;

　　parameter N = 13,

　　M = 38;

　　/*rs*/

　　always@(posedge clk_odd10 or negedge rst)

　　begin

　　if(!rst)

　　begin

　　R=2;

　　end

　　else if(R==2)

　　begin

　　R=R+1;

　　end

　　else if(R==3)

　　begin

　　R=R+1;

　　end

　　else if(R==4)

　　begin

　　R=2;

　　end

　　end

　　assign CLK_RS=R[2];

　　/*10fenpin*/

　　always @ (posedge clk)

　　if(! rst)

　　begin

　　count10 <= 1'b0;

　　clk_odd10 <= 1'b0;

　　end

　　else

　　if ( count10 < N/2-1)

　　begin

　　count10 <= count10 + 1'b1;

　　end

　　else

　　begin

　　count10 <= 1'b0;

　　clk_odd10 <= ~clk_odd10;

　　end

　　/*40fenpin*/

　　always @ (posedge clk)

　　if(! rst)

　　begin

　　count40 <= 1'b0;

　　clk_odd40 <= 1'b0;

　　end

　　else

　　if ( count40 < M/2-1)

　　begin

　　count40 <= count40 + 1'b1;

　　end

　　else

　　begin

　　count40 <= 1'b0;

　　clk_odd40<= ~clk_odd40;

　　end

　　/*jishu40*/

　　always@(posedge clk_odd40 or negedge rst)

　　if(!rst)

　　begin

　　e_count<=0;

　　end

　　else

　　if(e_count<2300)

　　begin

　　e_count<=e_count+1;

　　end

　　else

　　begin

　　e_count<=0;

　　end

　　/*sh*/

　　always@(posedge clk_odd40 or negedge rst)

　　if(!rst)

　　begin

　　sh<=0;

　　end

　　else if(e_count==1)

　　begin

　　sh<=1;

　　end

　　else if(e_count==2)

　　begin

　　sh<=1;

　　end

　　else if(e_count==3)

　　begin

　　sh<=0;

　　end

　　else

　　begin

　　sh<=0;

　　end

　　/*k1,k2*/

　　always@(posedge clk_odd40 or negedge rst)

　　begin

　　if(!rst)

　　begin

　　k1<=0;

　　end

　　else if(e_count<4)

　　begin

　　k1<=1;

　　end

　　else

　　begin

　　k1<=~k1;

　　end

　　end

　　assign k2=~k1;

　　endmodule

　　4.TCD1206的驅(qū)動接口電路

　　驅(qū)動接口電路是時序脈沖產(chǎn)生電路與TCD1206芯片的電學(xué)接口,因為時序驅(qū)動脈沖產(chǎn)生電路輸出脈沖并不能直接驅(qū)動CCD芯片工作,從幅度、相位都不能滿足TCD1206芯片輸入引腳的要求，因此必須經(jīng)過處理才能送入TCD1206芯片。

　　下面介紹一種典型的TCD1206芯片接口電路，如圖1.4所示。時序脈沖產(chǎn)生電路輸出的四路脈沖 SH、RS、Φ1、Φ2經(jīng)反相器反相，再經(jīng)阻容加速電路送至DS0026驅(qū)動器，放大后送給TCD1206。因為四路輸出脈沖的高電平為3.3V，低電平為0V，而TCD1206芯片輸入引腳幅度要求上述信號高電平為5V，低電平為0V，因此采用DS0026實現(xiàn)電平轉(zhuǎn)化。

　　DS0026是一個低成本、高速的、兩相MOS時鐘單片驅(qū)動器和接口電路。獨特的電路設(shè)計提供了高速運行和驅(qū)動大容性負(fù)載的能力。器件接受標(biāo)準(zhǔn)TTL輸入(標(biāo)準(zhǔn)的54/74系列和54S/74S系列)和轉(zhuǎn)換成MOS邏輯電平。DS0026的輸出脈沖寬度等于輸入脈沖寬度。主要特性如下：

　　(1)快速上升和下降時間-20ns;

　　(2)高輸出的擺幅-20V;

　　(3)高輸出電流驅(qū)動-±1.5A;

　　(4)低功耗-20mW。

　　總之，本文從方案的制定、系統(tǒng)整體設(shè)計、軟硬件調(diào)試等一系列工作都遵照相關(guān)軟件前端設(shè)計的流程，并完成基本設(shè)計要求。通過本系統(tǒng)的設(shè)計工作，為日后的開發(fā)、設(shè)計工作積累了寶貴的經(jīng)驗。

　　《電源技術(shù)應(yīng)用》創(chuàng)刊于1998年4月，由國務(wù)院副總理曾培炎題寫刊名，中國電源學(xué)會、陜西省電源學(xué)會聯(lián)合主辦，是電源行業(yè)第一本面向應(yīng)用、具有較強學(xué)術(shù)性、實用性和信息性的中級技術(shù)刊物。